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(2) JP 2021-150746 A 2021.9.271020304050【特許請求の範囲】【請求項１】　入力段と、第１ノード及び第２ノードを介して前記入力段に電気的に接続された出力段とを有する入力回路を備え、　前記入力段は、　入力信号をゲートで受ける第１のトランジスタと、　参照信号をゲートで受ける第２のトランジスタと、　前記第１のトランジスタのドレイン側に配された第３のトランジスタと、　前記第２のトランジスタのドレイン側に配された第４のトランジスタと、　前記第３のトランジスタのゲートと前記第１のノードとの間に電気的に接続された第１の時定数調整回路と、　前記第４のトランジスタのゲートと前記第２のノードとの間に電気的に接続された第２の時定数調整回路と、を有する半導体集積回路。【請求項２】　前記第１の時定数調整回路は、負荷の値が可変であり、　前記第２の時定数調整回路は、負荷の値が可変である請求項１に記載の半導体集積回路。【請求項３】　前記第１の時定数調整回路は、　一端が前記第３のトランジスタのゲートに電気的に接続された第１の容量性素子と、　前記第１の容量性素子の他端に電気的に接続された第１の制御ノードと、を有し、　前記第２の時定数調整回路は、　一端が前記第４のトランジスタのゲートに電気的に接続された第２の容量性素子と、　前記第２の容量性素子の他端に電気的に接続された第２の制御ノードと、を有する請求項２に記載の半導体集積回路。【請求項４】　前記第１の時定数調整回路は、　一端が前記第３のトランジスタのゲートに互いに並列に接続された複数の第１の容量性素子と、　それぞれが前記第１の容量性素子の他端に電気的に接続された複数の第１の制御ノードと、を有し、　前記第２の時定数調整回路は、　一端が前記第４のトランジスタのゲートに互いに並列に接続された複数の第２の容量性素子と、　前記複数の第２の容量性素子の他端に電気的に接続された複数の第２の制御ノードと、を有する請求項２に記載の半導体集積回路。【請求項５】　前記第１の容量性素子は、　ゲートが前記第３のトランジスタのゲートに接続され、ドレイン及びソースが前記第１の制御ノードに接続された第５のトランジスタを有し、　前記第２の容量性素子は、　ゲートが前記第４のトランジスタのゲートに接続され、ドレイン及びソースが前記第２の制御ノードに接続された第６のトランジスタを有する請求項３又は４に記載の半導体集積回路。