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188宝金博页面版: [精品]EDA实验报告(两位十六进制计数器)
内容提示： ??实验二? ? 两位十六进制计数器?一、 实验目的?1、 继续熟悉 Quartus 环境?2、 熟练掌握 VHDL 语言设计流程?3、 了解 Verilog 语言的基本使用?4、 熟悉 DE2 开发板上的时钟信号就 LED 显示器的使用?二、 实验任务?1、 完成第三章最后的实例， 用 7 段数码管显示两位 16 进制数， clk 输入用FPGA 上的 50M 信号?2、 用 Verilog?HDL 实现 SW 输入 4 位二进制数， 用 7 段数码管按十进制显示输出同时用 LED 灯显示?三、 实验步骤?1、 用 VHDL 实现两位 16 进制计数器?（1） 新建 VHDL 源文件， 命名为 cn4e.vhd， 设计实现一位 16 进制计数器，其代码如图 2‐1 所示。 ? ? ?
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