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    188宝金博页面版: 基于VHDL语言的数字钟设计

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    内容提示： 2017 年第 12 期 科 技 创 新 科技创新与应用基于 VHDL 语言的数字钟设计张 颖（中国海洋大学信息科学与工程学院，山东 青岛 266100）引言随着可编程逻辑器件应用的日益广泛，以大规模可编程集成电路为物质基础的 EDA 技术打破了软硬件之间的设计界限，使硬件系统软件化，这已成为现代电子设计技术的发展趋势。[1] VHDL（超高速集成电路硬件描述语言） 作为一种常用的数字系统设计输入方式，语法结构严谨，描述功能强大，可用简洁明了的代码描述复杂的逻辑电路设计。而且 VHDL 语言支持从系统级到门级所有层次的设计，支持自顶向下的模块化设计方法，在电子设计领域，已被广泛使用...

    文档格式：PDF | 页数：2 | 浏览次数：97 | 上传日期：2017-05-13 22:12:52 | 文档星级：
    2017 年第 12 期 科 技 创 新 科技创新与应用基于 VHDL 语言的数字钟设计张 颖（中国海洋大学信息科学与工程学院，山东 青岛 266100）引言随着可编程逻辑器件应用的日益广泛，以大规模可编程集成电路为物质基础的 EDA 技术打破了软硬件之间的设计界限，使硬件系统软件化，这已成为现代电子设计技术的发展趋势。[1] VHDL（超高速集成电路硬件描述语言） 作为一种常用的数字系统设计输入方式，语法结构严谨，描述功能强大，可用简洁明了的代码描述复杂的逻辑电路设计。而且 VHDL 语言支持从系统级到门级所有层次的设计，支持自顶向下的模块化设计方法，在电子设计领域，已被广泛使用。本文详述使用 VHDL 语言实现对数字钟的层次化设计，将文本编辑和图形编辑两种方式混合使用 [2] ，实现数字钟计时、调时和闹钟功能。1 系统总体设计设计数字时钟要求实现以下功能：（１）能显示时、分、秒；（２）可手动调整时和分； （３）具有闹钟功能，可设定时间并且到时提醒。根据系统的功能，采用自顶向下的模块化设计方法，以 VHDL 语言描述底层模块硬件功能，原理图做顶层文件的方式进行设计。根据数字钟的功能要求，可以把系统大体分为三部分：计时部分、闹钟部分和显示部分。计时部分的主体是 3 个级联的异步计数器，计数并输出结果。其中秒、分计数模块分别由 60 进制计数器组成，时计数模块由 24 进制计数器组成，且上一级计数器的进位输出信号作为下一级的时钟脉冲输入。为了实现调时调分功能，则分别在秒、分计数模块外部增加调分调时控制端和调时信号脉冲输入端。闹钟模块则要求具有闹钟功能控制端，若控制端有效，模块可以手动调整闹钟时间；反之，则进行正常的计时功能。而且当闹钟时间与正常时间相同时，可以发出提醒信号 [3] 。显示部分则要通过动态扫描的方法将计数器的输出送到数码管上来显示，由选择模块和数码管显示模块组成。2 底层模块的设计与实现2．1 秒计数模块（实体 second）秒计数模块可以看成一个 60 进制的计数器，实现正常的计时和调分功能。此模块与分计数模块进行级联，其进位输出信号 enmin作为下一级分计数模块的时钟输入，即秒计数器计数到 59 时，en－min 端输出单个脉冲，此时分计数器加一计数。当复位端 clr 有效时，计数器复位清零；当 clr 无效时，如果调分控制端 setmin 有效，计数器则进入调分状态，进位输出端 enmin 不再输出计数器的计数结果，而是输出手动调分信号 minin（minin 输入端为手动控制的脉冲信号），通过使下一级分计数模块以 minin脉冲信号的频率快速计数来完成调分功能；如果 setmin 无效，则计数器处于正常计时状态，从 00 计数到 59 并输出进位信号。硬件功能描述时通过多个 if 语句的嵌套使用来实现，根据时钟信号 clk 的输入按照流程图所示依次循环。过程中采用十进制计数，并且用BCD 码来表示个位和十位数字，使其易于理解也方便数码管的显示。设计流程如图 1（a）所示，生成的逻辑符号如图 1（b）所示。2.2 分计数模块（实体 minute）分计数模块实质上与秒计数模块相同，也是一个 60 进制的计数器，可实现计时和调时功能。模块与下一级时计数模块级联，当计数到 59 时，进位输出端 enhour 输出单位脉冲到时计数模块的时钟输入端 clkm，时计数模块加一计数。其设计流程同秒计数模块相似，调时功能也是通过调时端 sethour 来控制进位输出端 enhour 输出手动调时信号 hourin，使时计数模块快速计数到需要的时间。生成模块的逻辑符号如图 2 所示。图 2 分计数模块逻辑符号2.3 时计数模块（实体 hour）时计数模块是一个简单的 24 进制计数器，其时钟输入信号是分计数模块的进位输出，不需要产生进位信号。模块功能描述与分、秒计数模块大同小异，但要注意此计数器是从 00 计数到 23，所以需多加一个 if 语句使计数器计数到 23 后复位清零。逻辑符号如图 3所示。图 3 时计数模块逻辑符号摘 要 ：以自顶向下的模块化方法进行数字钟系统设计，采用 VHDL 语言编写各功能模块，原理图作为顶层文件的方式，在Quartus II 集成开发环境里进行编译、仿真、综合，最后在线下载到实验箱进行调试，调试结果表明：数字钟的时间显示、调时和闹钟功能均可实现。关键词 ：EDA 技术；VHDL；自顶向下；数字钟（a）设计流程图（b）逻辑符号图 1 秒计数模块80 - -

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