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第 1期 2010 年 2 月 微MIC R 0 P R 0 CE SS0 R S 处理机 N0 ． J F eb．． 2010 基于 Virtex 一 5 的 PN 码发生器设计 马爽 ， 刘 凯 ， 徐欣 ( 国防科技大学， 长沙 410073) 摘 要 ： 提 出了基 于 Virtex 一5 的常用 PN 序列的 VHDL 实现方法。PN 序列是扩频系统的核 心， 它的生成需要运用线性反馈移位寄存器( LSFRs) 。在 Virtex 一 5 系列 FPGA 中， 每个查找表 (LUT) 都可被配置成一个 l6 位的移位寄存器。因此， 可以用最少的资源有效地实现 PN 发生器。 首先介绍 了PN 序列的实现原理 ， 接着详细阐述 了其 VHDL 设计方法， 并进行 了性能评估。该设计 在工程实践 中已经得到使用， 并取得 了很好 的效果 。 关键词 ： 伪随机序列； ~ HDL 语言； FPGA 应用； ~irtex 一 5 芯片； 线性反馈移位寄存器 DO1编码 ： 10． 3969／ j． issn． 1002 — 2279． 2010． O1． 004 中图分类号 ： TP397． 12 文献标识码 ： B 文章编号 ： 1002 — 2279( 2010)01 — 0013 — 03 Pseudo random Noise( PN) gennerators Design based on V irtex 一 5 FPGA M A Sh uang ， L IU K ai ， X U X in (National University o f De fense Technolo gy， Chan gsha 410073， China) A bstr act ： T he design methods of P seudo— random Noise( PN) gennerators based on Virtex 一5 is presented in this paper ． P N sequences are at the heart of every spread spretrum system．P N generators are based upon Linear Feedback Shift Registers( LFSRs) ． Every Look— Up_ Table( U JT ) in a Virtex series d evice c an be conf i gured as a 16一 bit shift register ( SRL 16 macro) ． Hence， Virtex devices implement cient L FS Rs and deliver a signif i cant reduction in resource utilization．T he theor y of PN sequence is ef f iintroduced f i rstly．T hereby ，design methods of P N generators based on V H D L are presented in detail and are evalued．In engineering practice ， this design has been used and have a good ef f ect． K ey w or ds ： P N sequence ； V H D L ； F P GA application ； V irtex 一5 ； L FS R s l 引 言 扩展频谱信号的带宽是由特定的扩频函数决定 的， 而伪随机序列(PN)正是扩展频谱信号的扩频函 数， 因此， 伪随机序列在扩谱通信中起着非常重要的 作用。其性能的好坏， 直接关系到整个系统性能的 优劣。常用的 PN 序 列有 m 序列和 GOLD 序列等 ， 而其基础是 m 序列。构成 m 序列发生器的基本 的 功能模块是线性反馈移位寄存器(LFSRs) ， 下面来 逐一介绍 。 2 m序列的 LFSRs 实现原理 m序列发生器的基本模块是线性反馈移位寄存 器( LFSRs) 。LFSRs 产生的 m 序列历经 N 个状态 ， 其中N 为寄存器的个数。每个时钟周期， 寄存器中 的内容 向右移动一个位置。预定义的寄存器抽头经 过异或后反馈回最左边的寄存器。 LFSRs 中主要有以下几个参数： ·移位寄存器的阶数 ·反馈 回路 中抽头的数量 ·每个抽头 的位置 ·寄存器的初始状态( 必须为非零) 这些参数一般用一个多项式来表示 。以 17 阶 为例， 给出多项式为 g(X ) =X + LFSRs结构实现如图 1所示 。 其中数据流为从左向右， 反馈为从右向左。在 多项式中， ” l ” 代表 ， 作为最后一级寄存器的输 出。 代表第 4 级寄存器的输出。 的反馈输 出。 + 1。m序列的 代表异或后 作者简介： 马爽( 1981 一 ) ， 男， 辽宁锦州人， 硕士研究生在读， 主研方向： FPGA 设计。 收稿 日期 ： 2008 —10 — 09